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FSB是将CPU连接到北桥芯片的总线，也是CPU和外界交换数据的主要通道，因此前端总线的数输能力对整机性能影响很大，数输大带宽取决于同时传输数据的宽度和传输频率，即数据带宽=总线频率×数据位宽÷8。以前的CPU曾采用过其他总线，如HyperTransport（AMD）总线、QPI（INTEL）总线。缓存(Cache)CPU缓存（CacheMemory）是位于CPU与内存之间的临时存储器，缓存大小也是CPU的重要之一，而且缓存的结构和大小对CPU速度的影响大，CPU内缓存的运行频率高，一般是和处理器同频运作，工作效率远远大于系统内存和硬盘。目前的CPU拥有一级、二级和三级缓存（L1L2L3Cache），部分处理器还拥有四级缓存，主要看的是一级和二级缓存大小。注意，Intel和AMD的CPU定义的缓存并不相同，不能直接比较，同品牌不同针脚的CPU一般也不能直接比较缓存来区分性能高低。
为拥有L4缓存的I74750HQCPU缓存是和对应型号搭配的，L1和L2都是和核心数成正比，仅L3缓存是低端CPU上进行处理。L3主要影响部分性能，但也不是很大。核心数/线程数多内核是指在一枚处理器中集成两个或多个完整的计算引擎（内核）。多核处理器是单枚芯片（也称为“硅核”），能够直接插入单一的处理器插槽中，但操作系统会利用相关的资源，将它的每个执行内核作为分立的逻辑处理器。通过在两个执行内核之间划分任务，多核处理器可在特定的时钟周期内执行更多任务。
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但随着基于Intel处理器架构的服务器的CPU性能在以几何级的倍数提高，而硬盘驱动器的性能只提高少数的倍数，为了获得的性能，服务器需要大量的内存来临时保存CPU上需要读取的数据，这样大的数据访问量就导致单一内存芯片上每次访问时通常要提供4（32位）或8（64位）比特的数据，一次读取这么多数据，出现多位数据错误的可能性会大大地提高，而ECC又不能纠正双比特以上的错误，这样很可能造成比特数据的丢失，系统就很快崩溃了。IBM的Chipkill技术是利用内存的子系统来解决这一难题。内存子系统的设计原理是这样的，单一芯片，无论数据宽度是多少，只对于一个给定的ECC识别码，它的影响多为一比特。举例来说，如果使用4比特宽的DRAM，4比特中的每一位的奇偶性将分别组成不同的ECC识别码，这个ECC识别码是用单独一个数据位来保存的，也就是说保存在不同的内存空间地址。因此，即使整个内存芯片出了故障，每个ECC识别码也将多出现一比特坏数据，而这种情况可以通过ECC逻辑修复，从而内存子系统的容错性，服务器在出现故障时，有强大的自我恢复能力。采用这种技术的内存可以同时检查并修复4个错误数据位，服务器的性和稳定得到了更充分的保障。